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    免費下載 下載此文檔 文檔格式:PPT   更新時間:2011-11-01   下載次數:0   點擊次數:22
    第6章VHDL設計應用實例
    6.1 8位加法器的設計6.2 8位乘法器的設計6.3 序列檢測器的設計6.4 正負脈寬數控調制信號發生器的設計6.5 數字頻率計的設計6.6 秒表的設計6.7 MCS–51單片機與FPGA/CPLD總線接口邏輯設計6.8 交通燈信號控制器的設計6.9 語音信箱控制系統的設計6.10 PID控制器的設計6.11 空調系統有限狀態自動機的設計6.12 鬧鐘系統的設計
    6.1 8位加法器的設計
    1.設計思路 加法器是數字系統中的基本邏輯器件,減法器和硬件乘法器都可由加法器來構成.多位加法器的構成有兩種方式:并行進位和串行進位方式.并行進位加法器設有進位產生邏輯,運算速度較快;串行進位方式是將全加器級聯構成多位加法器.并行進位加法器通常比串行級聯加法器占用更多的資源.隨著位數的增加,相同位數的并行加法器與串行加法器的資源占用差距也越來越大.因此,在工程中使用加法器時,要在速度和容量之間尋找平衡點.
    實踐證明,4位二進制并行加法器和串行級聯加法器占用幾乎相同的資源.這樣,多位加法器由4位二進制并行加法器級聯構成是較好的折中選擇.本設計中的8位二進制并行加法器即是由兩個4位二進制并行加法器級聯而成的,其電路原理圖如圖6.1所示.
    圖6.1 8位加法器電路原理圖
    2.VHDL源程序1) 4位二進制并行加法器的源程序ADDER4B.www.ivqnnj.twBRARY www.ivqnnj.twE IEEE.STD_LOGIC_1164.www.ivqnnj.twE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER4B IS --4位二進制并行加法器 PORT(www.ivqnnj.tw STD_LOGIC; --低位進位 A: IN STD_LOGIC_VECTOR(3 DOWNTO 0)4位加數 B: IN STD_LOGIC_VECTOR(3 DOWNTO 0)4位被加數 S: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --4位和 CONT: OUT STD_LOGIC)進位輸出
    END ADDER4B;ARCHITECTURE ART OF ADDER4B IS SIGNAL SINT:STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL AA,BB: STD_LOGIC_VECTOR(4 DOWNTO 0); www.ivqnnj.tw AA<='0'& A; --將4位加數矢量擴為5位,為進位提供空間 BB<='0'& B; --將4位被加數矢量擴為5位,為進位提供空間 SINT<=AA+BB+CIN ; S<=SINT(3 DOWNTO 0); CONT<=SINT(4);END ART;
    2) 8位二進制加法器的源程序ADDER8B.www.ivqnnj.twBRARY www.ivqnnj.twE IEEE_STD.LOGIC_1164.www.ivqnnj.twE IEEE_STD.LOGIC_UNSIGNED.ALL:ENTITY ADDER8B IS --由4位二進制并行加法器級聯而成的8位二進制加法器 PORT(www.ivqnnj.tw STD_LOGIC;A:IN STD_LOGIC_VECTOR(7 DOWNTO 0)B:IN STD_LOGIC_VECTOR(7 DOWNTO 0)S:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)COUT:OUT STD_LOGIC);END ADDER8B;ARCHICTURE ART OF ADDER8B IS
    www.ivqnnj.tw ADDER4B --對要調用的元件ADDER4B的界面端口進行定義 PORT(www.ivqnnj.tw STD_LOGIC;A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);B:IN STD_LOGIC_VECTOR(3 DOWNTO 0);S:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CONT:OUT STD_LOGIC);www.ivqnnj.twPONENT ;SIGNAL CARRY_OUT:STD_LOGIC; --4位加法器的進位標志www.ivqnnj.tw U1:ADDER4B --例化(安裝)一個4位二進制加法器U1
    PORT MAP(CIN=>CIN,A=>A(3 DOWNTO 0),B=>B(3 DOWNTO0), S=>S(3 DOWNTO 0),COUT=>CARRY_OUT);U2:ADDER4B --例化(安裝)一個4位二進制加法器U2 PORT MAP(CIN=>CARRY_OUT,A=>A(7 DOWNTO 4),B=>B(7 DOWNTO 4), S=>S (7 DOWNTO 4);CONT=>CONT);END ART;

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